数字集成电路

一、逻辑代数运算规则

1、逻辑代数

逻辑代数又称布尔代数，是研究逻辑关系的一种数学工具，被广泛应用与数字电路的分析与设计。逻辑代数表示的是逻辑关系，它的变量取值只有1和0，表示两个相反的逻辑关系。逻辑代数有三种基本的逻辑运算：与运算、或运算和非运算，其他的各种逻辑运算都可以由这三种基本运算组成。

2、逻辑代数运算基本规则

1. 自等律：$A+0=A,A\cdot 1=A$
2. 0-1律：$A\cdot0=0,A+1=1$
3. 互补律：$A+\overline{A}=1,A\cdot\overline{A}=0$
4. 重叠律：$A+A=A,A\cdot A=A$
5. 交换律：$A\cdot B=B\cdot A,A+B=B+A$
6. 结合律：$(A+B)+C=A+(B+C),(AB)C=A(BC)$
7. 分配律：$A(B+C)=AB+BC,A+BC=A(1+B+C)+BC=AA+AB+AC+BC=(A+B)(A+C)$
8. 吸收律：$A+AB=A(A+B)=A,A+\overline{A}B=(A+\overline{A})(A+B)=A+B$
9. 还原律：$\overline{\overline{A}}=A$
10. 反演律：$\overline{ABC}=\overline{A}+\overline{B}+\overline{C},\overline{A+B+C}=\overline{A}\:\overline{B}\:\overline{C}$

二、逻辑函数的表示与化简

1、逻辑函数的表示方法

1. 逻辑状态表：列出输入、输出变量的所有逻辑状态。
2. 逻辑表达式：用基本运算符号列出输入、输出变量间的逻辑代数式。
3. 逻辑图：用逻辑符号表示输入、输出变量间的逻辑关系。

2、逻辑函数的代数简化法

[!NOTE]

为什么要化简逻辑函数？

可以更方便、更直观地分析其逻辑关系，而且在设计具体的逻辑电路时所用的元件数也会最少，从而可以降低成本，提高可靠性。

代数化简法的实质是对逻辑函数作等值变换，通过变换使与-或表达式的与项最少，以及在满足与项最少的条件下，每个与项的变量数最少。

(1) 合并项法

利用公式$AB+\overline{AB}=A$，把两项合并成一项。例如：

$$ F=ABC+AB\overline{C}+A\overline{A}=AB+A\overline{B}=A $$

(2) 吸收法

利用公式$A+AB=A$，消去多余项。例如：

$$ F=\overline{AB}+\overline{A}C+\overline{B}D=\overline{A}+\overline{B}+\overline {A}C+\overline {B}D=\overline{A}(1+C)+\overline{B}(1+D)=\overline {A}+\overline{B} $$

(3) 消去法

利用公式$A+\overline{A}B=A+B$消去多余变量。例如：

$$ \begin{aligned} F &= AC + \overline{A}B + B\overline{C} + \overline{B}D = AC + (\overline{A} + \overline{C})B + \overline{B}\\&= AC + \overline{A}CB + \overline{B}D = AC + B + \overline{B}D = AC + B + D \end{aligned} $$

(4) 配项法

利用公式$A+\overline{A}=1$，可以在某一项中乘以$A+\overline{A}$展开后消去多余项，也可以利用$A+A=A$，将某一与项重复配置，分别于有关与项合并进行化简。

三、集成门电路

1、集成门电路的类型

门电路是数字电路的基本逻辑单元，下面是几种门电路的图形符号和逻辑功能。

常见的门电路包括TTL门电路（晶体管-晶体管逻辑门电路）和CMOS门电路（互补MOS电路）。TTL门电路工作速度快，带负载能力强，抗干扰性能好，所以一直是数字系统普遍采用的器件之一。MOS型数字集成电路可分为NMOS电路、PMOS电路和CMOS电路，CMOS电路具有电路简单、输入电阻高、功耗小、带负载能力强、抗干扰能力强、允许电源波动范围大、工作速度与TTL接近等优点。

2、TTL与非门电路

上图为TTL与非门电路结构，当输入端$A,B,C$全部为高电平时，输出端$F$为低电平，如果输入端有一个或者几个为低电平，输出$F$为高电平。

电压传输特性描述了与非门的输出电压与输入电压之间的关系，如果把与非门的一个输入端接一个可变的直流电源，其余输入端接高电平，当输入电压$U_1$从零逐渐增加到高电平，输出电压便会作出相应的变化，就可以得到TTL与非门的电压传输特性曲线：

当$U_I$从零开始增加时，在一定范围内输出的高电平基本不变；当$U_I$上升到一定数值后，输出很快下降为低电平；如$U_I$继续增加，输出低电平基本不变。

其主要参数包括：

1. 输出高电平$U_{OH}$和输出低电平$U_{OL}$。$U_{OH}$是指输入至少有一个为低电平时的输出电平；$U_{OL}$​是指输入端全为高电平时的输出电平。在实际应用中，通常规定了高电平的下限值及低电平的上限值。
2. 开门电平$U_{ON}$和关门电平$U_{OFF}$。开门电平$U_{ON}$是指输出电平刚刚下降到输出低电平的上限值时的输入电平，它是保证与非门的输出为低电平时的输入高电平下限值。关门电平$U_{OFF}$是指输出电平刚刚上升到输出高电平的下限值时的输入电平，它是保证与非门的输出为高电平时的输入低电平上限值。
3. 输入低电平噪声容限$U_{NL}$和输入高电平噪声容限$U_{NH}$。噪声容限表征了与非门电路的抗干扰能力。
4. 扇出系数$N_0$，指一个与非门能带同类门的最大数目，它表示与非门的带负载能力。
5. 平均传输延迟时间$t_{pd}$是指输出脉冲相对于输入脉冲来说的平均传输延迟时间。

3、TTL三态与非门电路

如果把几个逻辑门的输出端都接到同一根传输线上，要求每个逻辑门能在不同时刻轮流向传输线传送信号，这就需要对每个逻辑门进行分时控制，这种带有控制端的逻辑门就是三态门。结构为：

当控制信号 $\overline{EN}=0$ 时，$P=1$，D截止，与普通与非门一样，$F=\overline{AB}$。当控制信号 $\overline{EN}=1$ 时，$P=0$，输出端$F$被悬空，呈现高阻状态。其图形符号为：

在 (a) 图中 $\overline{EN}=1$ 时，$F$ 为高阻态，在 $\overline{EN}=0$ 时，$F=\overline{AB}$，故称为控制端低电平有效的三态与非门。在 (b) 图中 $EN=0$ 时，$F$ 为高阻态，在 $EN=1$ 时，$F=\overline{AB}$，故称为控制端高电平有效的三态与非门。

4、CMOS或非门电路

上图为其结构，当$A,B$均为低电平时，输出端$F$为高电平，当$A,B$至少有一个为高电平时，输出端$F$为低电平。该电路有或非门功能。

四、组合逻辑电路

1、组合逻辑电路的分析和设计方法

组合逻辑电路的分析的具体步骤：

1. 根据已知逻辑电路图写出逻辑表达式。
2. 利用代数法对逻辑表达式进行化简，化简成最简逻辑表达式。
3. 根据最简逻辑表达式列出逻辑状态表。
4. 根据逻辑状态表分析逻辑电路的逻辑功能。

组合逻辑电路的设计的具体步骤:

1. 根据给定的逻辑功能定义相应的输入、输出变量。
2. 根据给定的逻辑功能和定义的输入、输出变量列出逻辑状态表。
3. 根据逻辑状态表写出逻辑表达式。
4. 利用代数法对逻辑表达式进行化简，化简成最简逻辑表达式。
5. 根据最简逻辑表达式画出逻辑电路图。

2、加法器

加法器是算术运算电路中的基本运算单元，用于二进制数的加法运算。

(1) 半加器

只求本位相加，不计低位进位。逻辑关系式：

$$ S=A\overline{B}+\overline{A}B $$

$$ C=AB $$

逻辑图与逻辑符号位：

(2) 全加器

两个一位二进制数相加，并考虑低位来的进位。

逻辑符号：

4位二进制加法器示意图：

3、编码器译码器及数字显示

(1) 编码器

编码就是用二进制代码来表示一个给定的十进制数、字符或含义。完成这一功能的逻辑电路称为编码器。用二进制代码来表示十进制数，称为二-十进制编码（Binary Coded Decimal , 简称BCD码）。最常用的一种二-十进制编码是8421 BCD码。

8421 BCD码编码器的逻辑图：

只要将拨码开关拨到需编码的十进制数对应的位置，输出端DCBA就会输出响应的码。

(2) 译码器

译码是编码的逆过程，即是将代码所表示的信息翻译过来的过程。实现译码功能的电路称为译码器。二进制译码器的输入是N位二进制码，有N个输入端，有 2N组输入状态，译码器的每一个输出对应于一组输入组合（即一个代码），所以有2N个输出端，通常称为N线-2N线译码器（如2线-4线译码器、3线-8线译码器）。

下图为CT74LS139 2线-4线译码器的逻辑状态表：

(3) 数字显示

在数字系统中，常常需要将测量和运算的结果直接按人们习惯的十进制形式显示出来。这首先要对二进制数进行译码，然后由译码器驱动相应的数码显示器。

五、集成触发器

时序逻辑电路的输出不仅与当前时刻的输入状态有关，而且与电路原来的状态有关。集成触发器是组成时序逻辑电路的基本部件。集成触发器的特点：

1. 触发器具有0和1两个稳定状态，在触发信号作用下，可以从原来的一种稳定状态转换到另一种稳定状态。
2. 触发器的输出状态不仅和当时的输入有关，而且和以前的输出状态有关，这是触发器和门电路的最大区别。

1、基本RS触发器

结构为：

$\overline{S}$ 和 $\overline{R}$ 为输入端，$Q$ 和 $\overline{Q}$ 为输出端，正常工作时 $Q$ 与 $\overline{Q}$ 的电平是相反的。当$\overline{S}=0,\overline{R}=1$时，$Q=1,\overline{Q}=0$，即使后面改变$\overline{R}$的状态，$Q$仍然不变。当$\overline{S}=1,\overline{R}=0$时，$Q=0,\overline{Q}=1$，即使后面改变$\overline{R}$的状态，$Q$仍然不变。

量输入均为$1$时，两个与非门的工作状态不受影响，触发器保持原来的状态不变。但是两输入均为$0$时，为触发器的不正常状态，信号同时改变后,由于门电路翻转速度的不确定性，触发器的状态将不能确定。

如果用$Q^n$表示触发器原来的状态（称为原态），$Q^{n+1}$表示新的状态（称为次态），可以列出基本RS触发器的逻辑状态转转换表：

下图为基本RS触发器的波形图以及图形符号：

这种有两个稳态的触发器通常称为双稳态触发器。双稳态触发器具有记忆功能。利用加于$\overline{S},\overline{R}$端的负脉冲可使触发器由一个稳态转换为另一稳态，加入的负脉冲称触发脉冲。当$\overline{R}=0,\overline{S}=1$时，$Q=0$。所以$\overline{R}$端称为置0端或复位端；而$\overline{R}=1,\overline{S}=0$时，$Q=1$，所以端$\overline{S}$称为置1端或置位端。$\overline{S},\overline{R}$上方的“一”（非号）表示加负脉冲（低电平）时才有这个功能。图形符号中，引线靠近方框处的小圆圈也表示该触发器是用低电平触发的。$\overline{Q}$引线靠近方框处的小圆圈表示该端状态和$Q$端相反。

2、同步RS触发器

在数字系统中往往要求触发器的动作时刻和其他部件相一致，这就必须有一个同步信号，以协调触发器和触发器、触发器和其他数字逻辑部件的动作。同步信号是一种脉冲信号，通常称为时钟脉冲（简称CP）。具有时钟脉冲的触发器叫做同步触发器。同步SR触发器的结构以及图形符号如下：

图中$S$，$R$端为数据输入端，$CP$端为时钟脉冲输入端，$\overline{S_d},\overline{R_d}$分别为直接置位、复位输入端。

当$\overline{R_d}=1,\overline{S_d}=0$时，$Q=1$，直接置位；当$\overline{R_d}=0,\overline{S_d}=1$时，$Q=0$，直接复位。所以$\overline{S_d}$和$\overline{R_d}$分别称为直接置位输入端和直接复位输入端，均为低电平或负脉时有效。

$\overline{S_d}$和$\overline{R_d}$常用来设置所需要的初始状态，一般应在时钟脉冲到来之前设定触发器的初始状态。不作用时，$\overline{S_d}$和$\overline{R_d}$都应设置成高电平。

$CP=0$时，$R$和$S$都被封锁，触发器的状态不会改变。只有在$CP=1$时，触发器状态才会根据$S, R$端的输入而改变，这就是同步的作用。$CP=1$时，输入信号作用至基本$RS$触发器。在$CP=1$期间，若$S=0, R=1$，则$Q=0$；若$S=1, R=0$，则$Q=1$；若$S=R=0$，则状态不变；但如果$S=R=1$，则当$CP$由$1$变$0$时，$Q$的状态不定。下图为已同步RS触发器的波形图：

3、D锁存（同步D触发器）和正边沿触发的D触发器

下图为D锁存器的结构和图形符号：

默认$\overline{S_d}$和$\overline{R_d}$均为$1$。当$CP=0$时，$D$输入端被封锁，数据不能传入，$D$锁存器状态不变。$CP=1$时，$D$锁存器输出状态由$D$输入端电平决定，若$D=1$，则$Q=1$，若$D=0$，则$Q=0$。一旦$CP$重新变为0，$D$数据就被锁存。

D锁存器的逻辑函数表达式（通常称为特性方程）为：$Q^{n+1}=D$。

边沿触发是指触发器的次态仅由时钟脉冲的上升沿或下降沿来到时的输入信号决定，在此以前或以后输入信号的变化不会影响触发器的状态。边沿触发器分为正边沿（上升沿）触发器和负过沿（下降沿）触发器两类。

下图为正边沿触发的D触发器符号：

图中的方框内C1处有一个符号 “∧” ，表示C1的输入由$0$变$1$（上升沿）的时刻，1D的输入才起作用。下图为D锁存和正边沿触发的D触发器波形图：

正边沿D触发器的逻辑函数表达式为：$Q^{n+1}=D$。与D锁存器的特性方程一致。

4、负边沿触发的JK触发器

负边沿JK触发器的图形符号为（多种输入端模式）：

右图中的 $J, K$ 各有两个输入端（也可能为多个输入端），它们之间是与逻辑关系，即 $J=J_1J_2,\ K=K_1K_2$。$\overline{S_d}$ 是直接置位端，$\overline{R_d}$ 是直接复位端。$CP$ 是时钟脉冲输入端。$CP$ 端靠近方框处有一小圆圈，加上方框内的符号 “$\wedge$”，表示 $CP$ 信号从高电平到低电平时有效，即属负边沿（下降沿）触发。

下图为JK触发器的逻辑状态转换表：

根据JK触发器的逻辑状态转换表可以写出KL触发器的特性方程：

$$ \begin{aligned} Q^{n+1} &= \overline{J}K Q^n + \overline{J}\overline{K} Q^n + J \overline{K} \overline{Q}^n + JK\overline{Q}^n \\ &= \Big( \overline{J}K + \overline{J}\overline{K} \Big) Q^n + \Big( J\overline{K} + JK \Big)\overline{Q}^n \\ &= \overline{J} Q^n + \overline{K} \overline{Q}^n \end{aligned} $$

负边沿JK触发器的波形图为：

5、T触发器与T'触发器

如果把JK触发器的 $J, K$ 端连在一起，输入端用T表示，则称为T触发器。

T触发器的特性方程为：

$$ Q^{n+1} = T\overline{Q^n} + \overline{T}Q^n $$

当 $T=1$ 时，$Q^{n+1} = \overline{Q^n}$（此时又称为T'触发器），$CP$ 每次作用，触发器都翻转；当 $T=0$ 时，$Q^{n+1} = Q^n$，$Q$ 状态保持不变。

T‘触发器的结构：

其特征方程为：

$$ Q^{n+1}=\overline{Q^n} $$

波形图为：

T触发器和T'触发器常用与计数电路。

六、时序逻辑电路

1、时序逻辑电路的分析方法

时序逻辑电路的特点：

1. 由触发器或触发器加组合逻辑电路组成；
2. 时序逻辑电路的输出不仅与当前时刻的输入状态有关，而且与电路原来状态（触发器的状态）有关；
3. “时序”意即电路的状态与时间顺序有密切的关系。

根据时钟脉冲加入方式的不同，分为同步时序逻辑电路和异步时序逻辑电路。

[!TIP]

时序逻辑电路的分析步骤：

1. 分析电路的组成。了解哪些是输入量，哪些是输出量。了解各触发器之间的连接方法和组合电路部分的结构（在不少时序逻辑电路中，都含有组合逻辑电路的部分）。
2. 写出组合逻辑电路对外输出的逻辑表达式，称为输出方程。若没有则不写。
3. 写出各个触发器输入端的逻辑函数表达式，称为驱动方程。
4. 把各个触发器的驱动方程代入触发器的特性方程，得出各触发器的状态方程。
5. 根据状态方程和输出方程，列出逻辑状态转换表，画出波形图，确定该时序电路的状态变化规律和逻辑功能。

例如下图，初始状态$Q_3Q_2Q_1Q_0=0000$：

这是一个十进制加法计数器电路，有效状态指计数循环中出现的状态称为有效状态：0000、0001、0010、0011、0100、0101、0110、0111、1000、1001。无效状态指计数循环中不出现的状态称为无效状态：1000、1011、1100、1101、1110、1111。

计数器正常工作时，电路状态只会在有效状态内循环，不会出现无效状态。但如果外界干扰或其它偶然因素的作用，可能会使逻辑电路出现无效状态，这时如果在时钟脉冲作用下能使电路自动回到某一个有效状态，则称该电路能自启动。

2、寄存器

寄存器分为数码寄存器和移位寄存器。

(1) 数码寄存器

数码寄存器用来暂时存放参与运算的数据和运算结果。一位触发器可寄存一位二进制数，需要存放多少位数，就需要用多少个触发器。

下图是用四个D触发器组成的四位数码寄存器：

$D_3D_2D_1D_0$为待寄存的四位二进制数码，当$CP$端加入一个正脉冲后，四位二进制数码就存入四个触发器了。

(2) 移位寄存器

移位寄存器的功能是存放数码和移位。移位就是在移位脉冲作用下使得寄存器的数码向左或向右移位。通过数码移位，可以实现两个二进制数的串行相加、相乘和其他的算术运算。移位寄存器分为单向移位寄存器和双向移位寄存器；按输入方式的不同，可分为串行输入和并行输入；按输出方式的不同，可分为串行输出和并行输出。

单向移位寄存器分为右移寄存器（数码自左向右移）和左移寄存器（数码自右向左移）。下图为D触发器组成的四位数码右移寄存器：

输入只加至触发器 $F_A$ 的 $D$ 端，是串行输入方式。四位数码输出可以从四个触发器的 $Q$ 端得到，即并行输出；从最后一个触发器 $F_D$ 的 $Q_D$ 端得到，即串行输出。

D触发器组成的四位数码右移寄存器的状态方程为：

$$ Q_A^{n+1} = D_R, \quad Q_B^{n+1} = D_A^n, \quad Q_C^{n+1} = D_B^n, \quad Q_D^{n+1} = D_C^n $$

D触发器组成的四位数码右移寄存器的波形图：

3、计数器

能对脉冲的个数进行计数的逻辑部件，即计数器。计数器除了计数功能以外，还可用于分频、定时等 。按计数器数字的增加或减小分类，可分为加法计数器、减法计数器和既能做加法又能做减法的可逆计数器。按脉冲引入方式的不同，可分为同步计数器和异步计数器。按计数进制分类又可分为二进制计数器和非二进制计数器。

下图为四个JK触发器组成的异步四位二进制加法计数器：

$C$为进位信号，每个$CP$下降沿，$Q_A$翻转；每个$Q_A$下降沿，$Q_B$翻转；每个$Q_B$下降沿，$Q_C$翻转；每个$Q_C$下降沿，$Q_D$翻转。

下面是其波形图：

四个JK触发器组成的异步四位二进制加法计数器每输入一个计数脉冲，计数器输出的四位二进制数就加一。从波形图可以看出，$Q_A$ 波形的周期是计数脉冲 $CP$ 的一倍，$Q_B$ 波形的周期又是 $Q_A$ 的一倍，说明每经过一级触发器，脉冲波形的周期就要增加一倍，因此二进制计数器具有二分频作用。对 $N$ 位二进制计数器，第 $N$ 个触发器的输出脉冲频率为计数器输入脉冲频率的 $1/2^N$。